多層化が進み、チップ表面から下層の情報が取れない製品が増え、半導体の解析に配線層の除膜は必要不可欠な技術となっています。

弊社は、回路解析を目的とした除膜ノウハウを生かして様々な製品の均一な除膜が可能です。

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参考例

・各層除膜による平面的なレイアウト、デザインルールの解析

※チップサイズ：0.3mm□～ デザインルール：45nmの実績あり。

配線：Cu、Alなど層間膜：有機系、無機系、low-K膜など実績あり。

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